Intel RH80532NC033256 Arkusz Danych Strona 57

  • Pobierz
  • Dodaj do moich podręczników
  • Drukuj
  • Strona
    / 98
  • Spis treści
  • BOOKMARKI
  • Oceniono. / 5. Na podstawie oceny klientów
Przeglądanie stron 56
Mobile Intel
®
Celeron
®
Processor (0.13 µ)
Micro-FCBGA and Micro-FCPGA Packages Datasheet
298517-006 Datasheet 57
Figure 21. Quick Start/Deep Sleep Timing (DPSLP# Assertion Method)
T
w
stpgnt
BCLK
STPCLK#
CPU bus
DPSLP#
Compatibility
Signals
Changing
Normal Quick Start Deep Sleep
Quick Start
Normal
Frozen
T
v
T
y
T
z
T
x
V00103-00
NOTES:
T
v
=T45 (Stop Grant Acknowledge Bus Cycle Completion to DPSLP# assertion)
T
w
= T46 (Setup Time to Input Signal Hold Requirement)
T
x
=T47 (Deep Sleep PLL Lock Latency)
T
y
=T48 (PLL lock to STPCLK# Hold Time)
T
z
=T49 (Input Signal Hold Time)
Przeglądanie stron 56
1 2 ... 52 53 54 55 56 57 58 59 60 61 62 ... 97 98

Komentarze do niniejszej Instrukcji

Brak uwag